УДК 681.323.65.011.46
МУЛЬТИПРОЦЕССОРНЫЕ СИСТЕМЫ НА ОСНОВЕ ВЫСОКОПРОИЗВОДИТЕЛЬНЫХ ПРОЦЕССОРНЫХ МОДУЛЕЙ ЦИФРОВОЙ ОБРАБОТКИ СИГНАЛОВ1
MULTIPROCESSOR SYSTEMS BASED ON HIGH-PERFORMANCE PROCESSOR MODULES DIGITAL SIGNAL PROCESSING
Кузин Алексей Александрович
вед. электроник
E-mail: kuzin_alex@nntu.nnov.ru
Букварев Евгений Александрович
ст. преподаватель E-mail: bukvarev@rambler.ru
Рындык Александр Георгиевич
д-р тех. наук, профессор, зав. кафедрой E-mail: a_ryndyk@nntu.nnov.ru
Нижегородский государственный технический университет им. Р. Е. Алексеева, Нижний Новгород
Аннотация: Рассмотрены варианты построения многопроцессорных вычислительных систем, построенных на базе цифрового сигнального процессора, производимого в ЗАО "ПКК Ми-ландр". Приведены основные технические характеристики.
Ключевые слова: цифровая обработка, сигнальный процессор, мультипроцессорная система, производительность.
Kuzin Alexey A.
Senior Electronic Engineer E-mail: kuzin_alex@nntu.nnov.ru
Bukvarev Evgeny A.
Senior Lecturer
E-mail: bukvarev@rambler.ru
Ryndyk Alexandr G.
D. Sc. (Tech.), Professor, Head of Department E-mail: a_ryndyk@nntu.nnov.ru
Nizhny Novgorod State Technical University n.a. R. E. Alekseev, Nizhny Novgorod
Abstract: Considered variants for building a multiprocessor computing modules based on the digital signal processor produced in ZAO "PKK Milandr". Specification of quantity is presented.
Keywords: digital signal processing, signaling processor, multiprocessing system, performance.
ВВЕДЕНИЕ
Аппаратура на основе высокопроизводительных сигнальных процессоров используется при цифровой обработке изображений в реальном времени, цифровой обработке речевых сигналов, в системах радиосвязи, системах дистанционного зондирования атмосферы, цифровой измерительной аппаратуре, находит широкое применение в системах управления транспортными, авиационно-
1 Работа выполнена при поддержке Министерства образования и науки РФ в рамках договора № 02.G25.31.0061 от 12 февраля 2013 года (в соответствии с Постановлением Правительства Российской Федерации от 9 апреля 2010 г. № 218).
космическими и энергетическими комплексами [1, 2].
В данной работе рассматриваются варианты построения многопроцессорных (интегрированных) модулей (ИМ) на основе высокопроизводительного процессора цифровой обработки сигнала (ВПЦОС), разработанного ЗАО "ПКК Миландр" [3, 4].
Такие модули могут выполняться в виде нескольких взаимосвязанных процессорных кластеров (субмодулей), содержащих различное число процессоров. Особенности построения упомянутых кластеров рассмотрены в [2]. Однако в частных случаях ИМ может включать только один кластер. В данной
работе рассматриваются интегрированные модули, выполненные на основе объединения нескольких процессорных кластеров (субмодулей). Модули должны иметь один внешний источник питания 27 В для возможной эксплуатации в мобильных системах ЦОС.
ОБЩИЕ ПРИНЦИПЫ ОБЪЕДИНЕНИЯ КЛАСТЕРОВ В МОДУЛИ
За основу интегрированных модулей взят мультипроцессорный кластер [3], выделенный пунктиром на рис. 1. В состав кластера входят четыре процессора ВПЦОС, блок внешней памяти SDRAM FLASH и интерфейсный контроллер HOST. Да-
-4------j------j------
■ Разъемы LINK-портов
впцос впцос впцос впцос ИП2 |5В ИП1
0 1 2 3 1 —
тг ^r ^r ^r
nr~n
SDRAM HOST
FLASH
PCIexl . PCIexl . Ethernet ,
Мультипроцессорный кластер
27 В
Разъем питания' Разъемы интерфейсов _
Интегрированный модуль
Рис. 1. Общая структура ИМ
г-ОП
-Ш-
-Ш-
-ш-
t f_f_t_it_Vf_f ^f*4- Разъемы 27 вГ Разъем
« S >s s :5 3 >s S >s Я
8" Рн § S p. о ¡г о S о g" о H s s p. о g* О H
£ ö ? « о и S 0 ? 4 о « S 01 ? « о м 5 0 6 « о « S « о m
CL G P, G p, С p, G &. G
ut -tHHb- ttt -tHHb- ttt -ЕННЬ- ttt -tHHb- ttt -ГНН1
портов
ИП 1
5Bj
■J—
ИП 2
Разъемы интерфейсов Интегрированный модуль
Рис. 2. Вариант реализации многокластерного ИМ — "моноплата"
лее рассматриваются различные варианты конструктивной реализации ИМ, содержащего от одного до пяти подобных кластеров.
Общая структура простейшего интегрированного модуля показана на рис. 1 и включает процессорный кластер и вторичные источники питания ИП1 и ИП2.
Номинальное входное напряжение питания ИМ задается равным 27 В, что соответствует напряжению бортовой сети. При работе в мобильных системах вторичный источник питания должен иметь гальваническую развязку. Низковольтные (1,0; 2,5 и 3,3 В) напряжения питания схем ИМ достаточно сложно получить непосредственно из входного напряжения 27 В. Поэтому вторичный ИП построен по двухступенчатой
схеме: ИП1 с гальванической развязкой формирует промежуточное напряжение + 5 В, из которого группа источников ИП2 получает все низковольтные напряжения питания кластера.
Первый вариант реализации ИМ представляет собой одноплатный вариант (моноплата). Для ИМ, содержащего один процессорный кластер (см. рис. 1), такое решение вполне прием -лемо даже с учетом двухступенчатого построения вторичного источника питания. Оценочный размер модуля для этого случая был получен равным 150x120 мм.
Для увеличения производительности ИМ должен содержать несколько процессорных кластеров. Обобщенная структура ИМ с пятью процессорными кластерами показана на рис. 2, где кластеры связаны друг с дру-
гом LINK-портами. Предполагаемый вариант реализации также представляется в виде моноплаты.
Этот вариант модуля имеет серьезные недостатки:
— реализация данного варианта требует применения печатной платы с достаточно большими габаритными размерами, по предварительным оценкам они составляют 300 x 365 или 300x415 мм;
— сложность трассировки громоздкой платы, ее изготовления, монтажа и регулирования;
— фиксированная структура интегрированного модуля.
Другим вариантом реализации ИМ является блок ЭМ2 [5] (электронный модуль второго уровня), содержащий набор кластеров, выполненных в виде отдельных ячеек (электронных модулей первого уровня ЭМ1 [5]). В этом случае источник питания ИП1 может быть выполнен в виде самостоятельной конструктивной единицы. Вторичные источники питания ИП2 устанавливаются на ячейках.
Связь между кластерами обеспечивается объединительной платой блока. Структура этого варианта ИМ показана на рис. 3. Процессорные кластеры объединяются с помощью LINK-портов в кольцо (Token Ring). Межкластерные связи "каждый с каждым" обеспечивают применение от двух до пяти кластеров в ИМ, при этом для "замыкания" кольца используются различные LINK-порты.
Конструктивное исполнение кластеров в виде отдельных ячеек позволяет выполнять процессорные модули в нескольких вариантах конфигурации, что может повысить общую произво-
27 В
Ячейка ИП1
Внешние интерфейсы Ethernet и PCI-Express
1 ...1......i......1......Li
Ячейка (кластер) О
Ячейка (кластер)i 1 !
Ячейка (кластер) 2
Ячейка (кластер) 3
Ячейка (кластер) 4
.'II' 1"11 П"1 ч!
5 В
Межкластерные связи -
Объединительная плата
Рис. 3. Вариант реализации ИМ — "блок"
дительность системы на определенном классе задач.
Главный недостаток конструкции — большие габариты, например, при использовании конструктива Евромеханика 3U минимальные габариты составляют 235x245x133 мм.
Возможен третий вариант конструкции ИМ для построения систем обработки с большим числом процессоров. В этом случае процессорные кластеры выполняются в виде субмодулей (электронных модулей нулевого уровня ЭМ0 [5]), располагающихся с двух сторон вертикальной несущей платы (суперячей-ки) достаточно больших габаритов (предварительная оценка габаритов: 170x300 мм).
С целью уменьшения размеров субмодулей целесообразно вторичные ИП выполнять общими для всего ИМ и размещать их на месте шестого субмодуля. Данная конфигурация ИМ показана на рис. 4, она содержит кроме пяти процессорных кластеров и источников ИП1, ИП2 коммутатор PCI-Express, мультиплексор PCI-Express и мост PCI-Express — Ethernet.
Представленная на рис. 4 конфигурация обладает рядом недостатков:
— наличие дополнительных разъемов между субмодулем и несущей платой;
— необходимость сложно реализуемого двухстороннего отвода тепла от всей конструкции;
— ввиду жестко определенной структуры связей между кластерами изменение числа кластеров и/или внутренней структуры каждого из них потребует изменения несущей платы.
В первоначальном варианте реализации ИМ предполагалось установить ПЛИС на каждом субмодуле. Однако при проведении предварительной ком-
поновки печатной платы субмодуля оказалось недостаточно места для установки ПЛИС ХС6УЬХ130Т. Кроме того, эта микросхема имеет очень высокую стоимость, поэтому были рассмотрены альтернативные варианты как компоновки, так и элементной базы. Отказ от контроллера шины в целом уменьшает число элементов в составе ИМ, тем самым повышая его надежность.
Отказ от размещения ПЛИС на субмодуле позволяет реализовать субмодуль полностью на отечественной элементной базе, что снижает критическую зависимость изделия при специальных применениях. Таким обра-
Субмодуль (кластер) 4
I Субмодуль (кластер)
Несущая плата
Субмодуль (кластер) 2
Ш.
Субмодуль (кластер) 1
PCI-Express
ИП 2
5 В
Субмодуль (кластер) О
О
ИП 1
о
27 В
PCI-Express
О
Ethernet <->
Интегрированный модуль
Рис. 4. Вариант реализации ИМ — "суперячейка"
Субмодуль
0
Субмодуль
1
Субмодуль 2
Субмодуль
3
Субмодуль
4
LINK-порты
ИП 2 ЬВ ИП 1
27 В
N&
\
плис
Диспетчер пакетов
Контроллер PCI-Express
Блок сопряжения
Контроллер Ethernet
Интегрированный модуль
PCIe xl
ЭВМ
Ethernet
Целевое устройство
Рис. 5. Окончательная структура ИМ
зом, ПЛИС перемещается на базовую плату ИМ и первоначальная структура изделия, приведенная на рис. 4, трансформируется в структуру, показанную на рис. 5.
Как показано на рис. 4, на базовой плате ИМ предполагалось размещение локальной шины PCI-Express, а каждый субмодуль должен был иметь связь с базовой платой ИМ по интерфейсу PCI-Express. Также на базовой плате предполагалось размещение коммутатора, мультиплексора и моста. Коммутатор служит для объединения каналов связи пяти субмодулей в единый канал связи с управляющей ЭВМ. Мультиплекс
Для дальнейшего прочтения статьи необходимо приобрести полный текст. Статьи высылаются в формате PDF на указанную при оплате почту. Время доставки составляет менее 10 минут. Стоимость одной статьи — 150 рублей.