ПРИБОРЫ И ТЕХНИКА ЭКСПЕРИМЕНТА, 2010, № 6, с. 42-47
ПРИМЕНЕНИЕ ВЫЧИСЛИТЕЛЬНОЙ ^^^^^^^^ ТЕХНИКИ В ЭКСПЕРИМЕНТЕ
УДК 539.1.075:621.374.3+539.1.075:621.374.5+53.083.721
ПРОТОТИП ТРИГГЕРА НАНОСЕКУНДНОГО ДИАПАЗОНА
НА ОСНОВЕ П.Л.И.С. © 2010 г. А. С. Добротворский, В. С. Карпухин, Р. Р. Шафигуллин
Национальный исследовательский ядерный университет "МИФИ" Россия, 115409, Москва, Каширское ш., 31 Поступила в редакцию 01.04.2010 г.
После доработки 20.05.2010 г.
Рассмотрен прототип многоканального триггерного устройства на основе микросхем программируемой логики для построения систем отбора событий в современных ядерно-физических экспериментах. Представлены варианты построения устройств наносекундной электроники на основе па-раметризированной библиотеки программируемых модулей. Благодаря параметризации и возможности программного управления модулями с помощью встроенного процессора, обеспечивается двухуровневая настройка системы как на этапе подготовки эксперимента, так и непосредственно во время работы установки. Управление модулями в реальном времени, а также взаимодействие прототипа с внешним компьютером реализованы по локальной вычислительной сети с использованием протоколов UDP/IP. Решение этих задач достигается за счет использования встроенного процессорного ядра Altera NIOS II.
ВВЕДЕНИЕ
Современное состояние электронной элементной базы и, в частности, постоянное расширение возможностей микросхем программируемой логики (п.л.и.с.) обусловили широкое применение п.л.и.с. в различных областях науки и техники. Возможность многократного перепрограммирования таких устройств позволяет создавать на их основе гибкие и функционально сложные системы с небольшим числом микросхем. Системы могут включать в себя встроенную логику для быстрой обработки цифровых сигналов по заданному алгоритму, процессоры для управления и дополнительной обработки, интерфейсы для обмена информацией с внешними устройствами и т.п. Малое время задержки сигналов (порядка сотен пикосекунд) делает их привлекательными для использования в системах сбора данных в современных ядерно-физических экспериментах и, в частности, для построения триггеров, обрабатывающих сигналы наносекундного диапазона. Базовыми элементами таких схем являются задержки, формирователи длительности, схемы совпадения, счетчики и т.п. [1].
В данной работе описаны две схемы универсального триггера наносекундного диапазона, основанные на синхронном и асинхронном режимах работы. Разработанные модули предназначены для работы с входными сигналами длительностью от 10 нс и выполнены на основе микросхемы Stratix EP2S60F672C5ES фирмы Altera (США).
Использование п.л.и.с. предполагает предварительное формирование входных сигналов по амплитуде. Как правило, задача формирования таких сигналов решается с помощью внешних дискриминаторов с точной временной привязкой. Использование входных дискриминаторов позволяет рассматривать представленную систему отбора событий в качестве универсальной и не зависящей от конкретного типа детекторов.
ОСОБЕННОСТИ СХЕМЫ
Разработанные модули наносекундной электроники предусматривают возможность программного управления с помощью встроенного процессора. Это позволяет обеспечить два уровня конфигурирования системы. Первый уровень предполагает собственно разработку описания системы на языке Verilog с последующей ее реализацией на кристалле стандартными средствами фирмы Altera [2]. Благодаря применению метода обобщенного описания цифровых устройств [3] возможно быстрое изменение таких структурных параметров, как максимальная длительность и шаг задержки, число каналов для многоканальных модулей и ряд других. По заданному описанию система проектирования цифровых устройств автоматически создает требуемую конфигурацию наносе-кундных модулей. Параметризация значительно ускоряет процесс реализации конкретной системы, так как он фактически сводится к простому масштабированию системы под конкретную задачу.
МП
ССАФ
JTAG
СДИ
ОЗУ
ЛВС
<и
3 &
О
3
Ф
СС
Сч
Выход триггера
Рис. 1. Принципиальная схема электронных модулей триггера, реализованных на п.л.и.с.: МП — микропроцессор; JTAG — отладочный порт; ССАФ — следящая система автоподстройки фазы; ОЗУ — оперативное запоминающее устройство; СДИ — блок светодиодной индикации; ЛВС — контроллер локальной вычислительной сети Ethernet; З — многоканальная управляемая задержка; Ф — многоканальный управляемый формирователь длительности; СС — мно-говходовая управляемая схема совпадений; Сч — блок счетчиков. Пунктиром выделены модули наносекундной электроники. Сплошной жирной линией показаны линии управления, тонкой — линии быстрых сигналов.
Clk T n
D Q
Clr
Вход
&
Clk T2
D Q
Clr
&
Clk Ti
D Q
Clr
&
Выход
Рис. 2. Упрощенная схема одного канала управляемой задержки на асинхронных элементах.
Второй уровень конфигурирования выполняется с помощью встроенного процессора, который позволяет изменять состояние программно-управляемых модулей в режиме реального времени. Например, можно настраивать работу схем совпадений, менять значения задержек, длительностей сигналов и т.п. Таким образом, первый уровень определяет общую функциональность системы, обусловленную требованиями конкретного эксперимента, а второй — служит для настройки параметров системы конечным пользователем непосредственно во время работы устройства и не требует специальных знаний по программированию п.л.и.с.
Принципиальная схема прототипа триггера представлена на рис. 1. В состав устройства входят управляемые многоканальные модули наносекундной электроники: линии задержки, формирователи длительности, схема совпадений и счетчики. Кроме этих модулей система содержит встроенный универсальный процессор N108 II [4], контроллеры памяти, ввода-вывода и ряд дру-
гих вспомогательных компонентов. Эти устройства используются для управления и контроля состояния наносекундных модулей. Управление модулями, а также взаимодействие устройства с внешним компьютером выполняется с помощью встроенного процессора N108 II. Рассмотрим подробнее особенности отдельных элементов системы.
Управляемая задержка
При разработке управляемой задержки были использованы два подхода. В первом случае сигнал задерживался путем прохождения через цепочку логических повторителей. Во втором — для задержки сигнала использовалось устройство памяти типа "очередь" (FIFO) с переменной длиной.
Задержка на цепочке логических повторителей.
На рис. 2 показан отдельный канал многовходо-вой задержки, выполненной на асинхронных элементах. Сигнал задерживается на цепочке логических повторителей L1—Ln. Число повторителей
З
44
ДОБРОТВОРСКИЙ и др.
Выход
Рис. 3. Упрощенная схема одного канала управляемого формирователя длительности на синхронных элементах.
Вход
& — С1к Т
Б о
о С1г
<Т&
С1к
Сеп
С1г
СТ
о
С1к ==
А о
В
к процессору
п определяет величину максимальной задержки и задается в качестве параметра на этапе конфигурирования микросхемы. При работе модуля сигнал проходит лишь некоторую часть цепочки повторителей, при этом число звеньев, через которые проходит сигнал, определяется управляющей схемой на базе сдвигового регистра Т—Тп. Число разрядов сдвигового регистра равно числу шагов управляемой задержки. Программная установка значения задержки осуществляется записью во все регистры логических нулей, за исключением одного, устанавливаемого в единичное состояние. Данный регистр определяет число срабатывающих повторителей и тем самым величину задержки. Длительность задержки сигнала в таком устройстве будет определяться не только временем переключения повторителей, но и временными потерями, возникающими при передаче сигнала между узлами одной задержки.
Синхронная задержка. Данная конструкция модуля задержки построена на синхронизированных элементах. На каждом такте синхроимпульса логический уровень входного сигнала записывается в модуль одноразрядной двухпортовой памяти, который обеспечивает одновременную запись и чтение по двум произвольным адресам. Адрес, по которому производится запись, определяет счетчик записи. Логический уровень выходного сигнала линии задержки определяется результатом чтения памяти по адресу, который задается установочным счетчиком.
Начальное состояние счетчиков чтения и записи задается программно. На каждом такте синхроимпульса происходит инкрементация обоих счетчиков, при этом разность значений адресов записи и чтения определяет время задержки сигнала. При достижении счетчиком максимального адреса памяти он переходит в нулевое состояние, обеспечивая тем самым непрерывную работу устройства.
Минимальный шаг задержки в такой схеме равен одному периоду синхроимпульсов, а максимальная длительность — произведению длины очереди на период синхроимпульсов. Следует отметить, что при использовании синхронизированной схемы величина дрожания фронта выходного сигнала всегда равна одному такту, независимо от величины задержки.
Формирователь длительности
При разработке формирователя длительности также использованы два подхода — сигнал задерживался на асинхронных либо синхронных элементах системы. В первом случае конструкция состоит из уже описанного узла асинхронной задержки и регистра, который взводится входным сигналом, а сбрасывается выходным сигналом с линии задержки. Точность установки длительности сигнала, расход ресурсов п.л.и.с. и метод управления в этом случае определяются линией задержки.
Во втором случае каждый канал формирователя длительности представляет собой конечный автомат, упрощенная схема которого показана на рис. 3. Устройство переходит из ждущего состояния в рабочее по положительному фронту входного сигнала. При этом на выходе устройства вырабатывается высокий уровень. В течение заданного числа синхроимпульсов, отсчитываемого счетчиком, формирователь остается в рабочем состоянии, и на его выходе удерживается состояние единицы. В момент, когда содержимое счетчика сравняется со значением установочного регистра, сигнал на выходе сбрасывается, и формирователь переходит в исходное состояние. Значение установочного регистра в любой
Для дальнейшего прочтения статьи необходимо приобрести полный текст. Статьи высылаются в формате PDF на указанную при оплате почту. Время доставки составляет менее 10 минут. Стоимость одной статьи — 150 рублей.