2. Спецификация на микросхему 1967ВЦ2Ф, версия 0.2.1 от 06.02.2015, ЗАО "ПКК Миландр" URL: http://milandr. ru/uploads/Products/product_294/spec_1967VC2.pdf. [Specification of integrated circuit 1967ВЦ2Ф, Ver. 0.2.1 from 06.02.2015, "PKK Milandr", CJSC. URL: http://milandr.ru/ uploads/Products/product_294/spec_1967VC2.pdf. (In Russian).]
3. ЗАО "ПКК Миландр". URL: http://milandr.ru. ["PKK Milandr", CJSC. URL: http://milandr.ru. (In Russian).]
4. Микросхема интегральная 1892ВМ5Я. Руководство пользователя от 22.11.2013, ОАО НПЦ "ЭЛВИС". [Integrated circuit 1892ВМ5Я. User manual from 22.11.2013, "ELVEES" R & D Center, OJSC. (In Russian).]
5. ОАО НПЦ "ЭЛВИС". URL: http://www.multicore.ru. ["ELVEES" R & D Center, OJSC. URL: http://www.muM-core.ru. (In Russian).]
6. ЗАО НТЦ "Модуль". URL: http://www.module.ru. [Research Centre "Module", CJSC. URL: http://www.module.ru. (In Russian).]
7. Процессор 1879ВМ5Я (NM6406). Краткое описание, 2013, ЗАО НТЦ "Модуль". [Processor 1879ВМ5Я (NM6406). Brief description, 2013. Research Centre "Module", CJSC. (In Russian).]
8. ADSP-TS201 TigerSHARC. Processor Hardware Reference. Revision 1.1, December 2004. Analog Devices, Inc.
УДК 681.32.65.011.46:001.36
СРАВНЕНИЕ ПРОИЗВОДИТЕЛЬНОСТИ СИГНАЛЬНЫХ ПРОЦЕССОРОВ1
PERFORMANCE COMPARISON OF DIGITAL SIGNAL PROCESSORS
Кузин Алексей Александрович
вед. электроник
E-mail: kuzin_alex@nntu.nnov.ru
Кузин Андрей Алексеевич
канд. техн. наук, доцент кафедры E-mail: cjanalog@inbox.ru
Ястребов Андрей Викторович
аспирант
E-mail: a.v.yastrebov@mail.ru
Нижегородский государственный технический университет им. Р. Е. Алексеева, Нижний Новгород
Аннотация: Рассмотрены характеристики процессоров цифровой обработки сигналов ADSP-TS201S и 1967ВЦ2Ф. Приведено краткое описание отличительных особенностей процессоров и результаты сравнительного тестирования с использованием алгоритма быстрого преобразования Фурье. Ключевые слова: цифровая обработка сигналов, перспективные сигнальные процессоры, сравнение производительности сигнальных процессоров, быстрое преобразование Фурье.
Kuzin Alexey A.
Senior Electronic Engineer E-mail: kuzin_alex@nntu.nnov.ru
Kuzin Andrey A.
Ph. D. (Tech.), Associate Professor E-mail: cjanalog@inbox.ru
Yastrebov Andrey V.
Postgraduate
E-mail: a.v.yastrebov@mail.ru
Nizhny Novgorod State Technical University n. a. R. E. Alekseev, Nizhny Novgorod
Abstract: The paper discusses special characteristics of digital signal processors ADSP-TS201S and 1967B^O. A brief description of the various features and results of comparative testing using fast Fourier transform algorithm of domestic high efficiency processor 1967B^O and it prototype ADSP-TS201S TigerSHARC.
Keywords: digital signal processing, advanced processors, comparison test of signal processors, fast Fourier transform.
ВВЕДЕНИЕ
В современных системах цифровой обработки сигналов (ЦОС) важную роль играет быстродействие микросхем, из которых состоит эта система.
1 Работа выполнена при поддержке Министерства образования и науки РФ в рамках договора № 02. 025. 31. 0061 от 12 февраля 2013 года (в соответствии с Постановлением Правительства Российской Федерации от 9 апреля 2010 г. № 218).
В данной статье оценивается время выполнения аналогичных задач двумя различными процессорами: ADSP-TS201 TigerSHARC фирмы Analog Devices и высокопроизводительным процессором ЦОС (ВПЦОС) российской компании ЗАО "ПКК Миландр". Процессор ВПЦОС является аналогом сигнального процессора TigerSHARC, который был разработан, в том числе, и для задачи эффек-
Рис. 1. Структурная схема макета
тивного вычисления быстрого преобразования Фурье (БПФ) в числах с плавающей точкой.
ОЦЕНКА ПРОИЗВОДИТЕЛЬНОСТИ ПРОЦЕССОРОВ
Оценку производительности вычислителей будем производить, используя алгоритм БПФ с прореживанием во времени по основанию 4. Тесты производительности процессоров выполнялись следующим образом: в каждом тесте участвовало два процессора, первый процессор являлся источником данных, а второй — приемником и обработчиком.
Процессоры связаны между собой по одному LINK-порту, как показано на рис. 1. LINK-порт в обоих направлениях настроен на частоту тактирования fcLK и на 4-битную (b = 4) шину передачи, обеспечивая тем самым теоретическую скорость передачи данных, равную:
Smax = 2bfclk = 2х4х400х10б = 32S108 бит/с,
где fcLK = 400 МГц — тактовая частота ядра процессора [1], DSP 0, DSP 1 — первый и второй процессоры соответственно (см. рис. 1).
Процессор DSP 0 однократно формирует пакет из N случайных комплексных отсчетов, после этого инициализирует передачу пакета по каналу прямого доступа к памяти (ПДП), соответствующему используемому LINK-порту. Кроме того, DSP 0 инициализирует приемный ПДП-канал, связанный с LINK-портом, для приема обрабо-
танного пакета от процессора DSP 1. По завершении передачи или приема пакетов генерируются соответствующие прерывания ПДП-каналов, в обработчике которых устанавливаются флаги завершения приема или передачи. В бесконечном цикле процессор опрашивает эти флаги, и как только флаг оказывается установленным, инициализирует соответствующий ПДП-канал заново, обнуляя каждый раз флаг завершения.
Процессор DSP1 имеет в своем распоряжении двойные входные и выходные буферы для осуществления потоковой обработки поступающих по LINK-порту данных, как показано на рис. 2.
Управляющий "сигнал" BC (Buffer Control) переключает входные и выходные буферы по следующему принципу: одновременно с записью данных во Входной буфер 0 осуществляется обработка данных из Входного буфера 1. Результат этой обработки записывается в Выходной буфер 1 и в то же время из Выходного буфера 0 происходит выдача в LINK-порт ранее обработанных данных. Затем номера буферов меняются на противоположные. Такая схема обработки позволяет избежать временных задержек, связанных с ожиданием освобождения входного буфера для записи новых данных и конфликтов передачи данных по внутренним магистралям процессора.
Непосредственно перед началом обработки сигнал FLAG0 устанавливается в "1". После того, как данные обработаны, сигнал FLAG0 переключается в "0". Таким образом, измеряя длительность получающегося при этом импульса и усредняя ее по множеству запусков, можно определить среднее время обработки, которое и будет являться критерием производительности того или иного процессора при выполнении аналогичных процедур потоковой обработки данных.
В данном тесте происходит оценка времени выполнения быстрого преобразования Фурье
Рис. 2. Структурная схема конвейерной обработки данных
(БПФ) массива из N комплексных чисел. Особенностью реализации БПФ на микропроцессоре является зависимость времени выполнения от размещения обрабатываемого массива, таблицы комплексных коэффициентов преобразования Фурье и выходного массива данных во внутренней памяти процессора. Так, например, максимального быстродействия можно достичь, если разместить вышеперечисленные массивы в различных блоках оперативной памяти [1].
В результате проведенных экспериментов были исследованы осциллограммы переключения сигнала FLAG0 для преобразования с различным числом отсчетов. Например, по осциллограмме можно определить не только время обработки, но и приблизительное время передачи пакета от одного процессора другому, которое равно периоду повторения импульсов ТПр = 6,8 мкс. Это реальное время передачи с учетом всех затрат на инициализацию каналов ПДП в приемном и передающем процессорах. Теоретически минимальное время передачи пакета из 128 комплексных отсчетов рассчитывается как Тте0р = 128*64^тах = 2,56 мкс.
В таблице показано, сколько времени потребуется каждому процессору в среднем для выполнения БПФ при различных значениях N.
Результаты экспериментов приведены также на рис. 3, по осям которого отложены размер преобразования и время выполнения, сплошная линия соответствует процессору ADSP-TS201S Т1§егёНАЕС, а штриховая — процессору ВПЦОС.
Как видно из таблицы и рис. 3, время выполнения обоими процессорами БПФ сопоставимо при N < 4096, а при N > 4096 продолжительность обработки процессором ADSP-TS201S Т1§егёНАКС резко увеличивается, в то время как продолжи-
Рис. 3. Зависимость времени вычисления БПФ от количества точек:
1 - ADSP-TS201S, 2 - ВПЦОС
24М BITS INTERNAL MEMORY
INTERNAL MEMORY BLOCKS
(BUFFER/CACHE)
4xCROSSBAR CONNECT
32
D
UAii
J-BUS ADDR
и 128 ♦
J-BUS DATA
32
K-BUS ADDR ^
1 128 K-BUS DATA <T /'
32
D
I-BUS ADDR I / 128
I-BUS DATA
Ah
S-BUS ADDR
D
21
128 V
>
> 0
S-BUS DATA С
>
Время выполнения процессорами алгоритма БПФ
N
Время выполнения алгоритма БПФ, мкс, процессорами:
ADSP-TS201S ВПЦОС
128 2,64 3,51
256 5,55 8,11
512 11,90 16,74
1024 25,54 35,87
2048 61,19 78,15
4096 467,45 168,84
8192 1067,21 364,79
16 384 2404,34 786,08
Рис. 4. Структура внутренних шин ADSP-TS201S
тельность обработки процессором ВПЦОС практически линейно зависит от длины преобразования при любом N. Это объясняется различной архитектурой процессоров. Внутренняя память процессора ADSP-TS201S TigerSHARC представляет собой 24 Мбит динамической памяти DRAM [1], составленную из шести блоков, доступ к каждому из которых происходит через 4x CROSSBAR CONNECT, как показано на рис. 4. Каждый из шести блоков имеет 16 Кбайт кэш-памяти, что эквивалентно 2048 комплексным отсчетам. Следо-
вательно, как только размер БПФ превышает размер кэш-памяти блока, время обработки резко увеличивается [2].
ЗАКЛЮЧЕНИЕ
Встроенная оперативная память процессора ВПЦОС представляет собой 24 Мбит статической памяти SRAM [3], поэтому доступ к памяти осуществляется одинаково быстро вне зависимости от размера необходимого блока данных, к которому идет обращение, что способствует ускорению выполнения БПФ в приведенном примере.
В настоящее время используются все более скоростные аналого-цифровые преобразователи, которые в большинстве случаев и являются источниками данных для сигнальных микропроцессоров. Следовательно, неизбежно растет объем обрабатываемой информации в системах ЦОС, что требует в свою очередь применения наиболее производительных
Для дальнейшего прочтения статьи необходимо приобрести полный текст. Статьи высылаются в формате PDF на указанную при оплате почту. Время доставки составляет менее 10 минут. Стоимость одной статьи — 150 рублей.