МИКРОЭЛЕКТРОНИКА, 2015, том 44, № 6, с. 416-427
ИНТЕГРАЛЬНЫЕ СХЕМЫ =
УДК 621.382-621.396.6
БАЗОВЫЕ ЭЛЕМЕНТЫ ПАМЯТИ НА ОСНОВЕ ЯЧЕЕК DICE ДЛЯ СБОЕУСТОЙЧИВЫХ КМОП 28 нм ОЗУ © 2015 г. В. Я. Стенин1,2, П. В. Степанов1,2
Нии системных исследований Российской АН 2Национальный исследовательский ядерный университет МИФИ E-mail: vystenin@mephi.ru;pvstepanov.mephi@yandex.ru Поступила в редакцию 18.12.2014 г.
КМОП-ячейка памяти DICE состоит из двух групп транзисторов, топологическое разнесение которых на кристалле повышает устойчивость ячейки к воздействиям одиночных ядерных частиц. Сбой состояния ячейки не происходит, если воздействие частицы оказывается на транзисторы только одной группы. Проведены проектирование и анализ параметров топологических вариантов базовых элементов памяти с разным взаимным расположением двух групп транзисторов КМОП 28 нм ячеек DICE. Предложены варианты топологий ячеек с расстояниями между чувствительными парами транзисторов двух групп 1, 2 и 3 мкм и набор базовых элементов памяти для проектирования блоков накопителей статических ОЗУ с повышенной устойчивостью к сбоям состояния из-за разделения заряда с трека частицы между группами транзисторов ячейки. Площадь ячеек памяти DICE в 2.1 — 2.5 раза больше, чем 6-транзисторных ячеек на транзисторах с теми же размерами.
Ключевые слова: ячейка памяти, ОЗУ, моделирование, одиночная ядерная частица, разделение заряда, топология.
БО1: 10.7868/80544126915060071
1. ВВЕДЕНИЕ
Основой статических КМОП ОЗУ с повышенной устойчивостью к воздействиям отдельных ядерных частиц является ячейка памяти DICE [1]. Ячейки памяти и триггеры DICE, спроектированные просто масштабированием топологии [2, 3] для технологических норм от 0.18 мкм до 32 нм, теряли свое преимущество над обычными ^-триггерами и 6Т КМОП-ячейками памяти по частоте сбоев (soft error rate — SER) и пороговым зарядам [4—6] по мере снижения норм. Для коммерческих КМОП-технологий 32—40 нм это преимущество при воздействии одиночных нейтронов с энергией больше 10 МэВ составляет не более 30—50% [2, 3] при дополнительных затратах на площадь и потребляемую мощность.
Частота сбоев КМОП-триггеров со схемотехникой, устойчивой к воздействию одиночных ядерных частиц, может быть снижена [7—10] за счет увеличения расстояния между чувствительными узлами. Чем больше расстояние между чувствительными узлами прибора в активном слое кремния, тем меньше вероятность кратного воздействия и сбоя.
КМОП статическое ОЗУ [9] по объемной технологической норме 0.18 мкм на основе ячеек памяти DICE было изготовлено с разными расстояниями между областями стоков пар транзисторов, обратно смещенных при хранении "0"
(расстояние D«0» = 0.9 мкм) и хранении "1" (расстояние D"1" = 2.5 мкм). Частота сбоев состояний "1" при воздействии протонов с энергией 1 ГэВ в таком КМОП ОЗУ зафиксирована в 15 раз меньше (при D"1» = 2.5 мкм), чем сбоев состояния "0" (при D"0» = 0.9 мкм).
Экспериментально установлена [7, 8] зависимость частоты сбоев (SER) ячеек памяти ОЗУ и D-триггеров с проектными нормами КМОП 28—65 нм при воздействии одиночных ядерных частиц (нейтронов и протонов) с расстояниями между чувствительными узлами КМОП схем ячеек памяти и триггеров. Расстояние в 1 мкм между чувствительными узлами ячеек памяти и триггеров типа DICE обеспечивает снижение скорости сбоев (SER) в 100 раз [8] по отношению к случаю, когда это расстояние 100...300 нм, которое типично в настоящее время для КМОП D-триггеров и ячеек DICE 28 нм. Увеличение расстояния между узлами до 3 мкм дает снижение частоты сбоев дополнительно в 10 раз.
Подобных обобщений по тяжелым ионам пока нет, но, проводя анализ экспериментальных данных результатов воздействия пучками ионов при разных углах к поверхности кристалла прибора, можно оценить расстояния между чувствительными узлами, подверженных кратным сбоям. Так, в случае сбоя триггера DICE по проектной норме КМОП 90 нм ионом меди 63Cu с энергией 945 МэВ
и LET = 17 МэВ см2/мг при наклоне траектории 80° [6] и толщине активного слоя кремния 0.4 мкм расстояние, которое трек проходит в активном слое, будет не менее 2.3 мкм. Для меньших технологических норм толщина активного слоя (эпи-таксиального или имплантированного) меньше, соответственно и меньше длина области активного слоя, в котором происходит ионизация под действием иона.
Моделирование эффектов воздействия ионов на ячейки памяти 6Т КМОП ОЗУ 90 нм показало [11], что вероятность сбоев при воздействии ионов углерода (Carbon) c энергией 131 МэВ снижается в 100 раз при расстоянии 0.7 мкм от места попадания иона до центра обратно смещенного стокового ^«-перехода ^МОП-транзистора, и 103 раз при расстоянии 1.0 мкм. При воздействии ионов аргона (Argon) с энергией 372 МэВ вероятность сбоя снижается в 100 раз при расстоянии 1.6 мкм, и в 103 раз при расстоянии 2 мкм.
Увеличение расстояния между чувствительными узлами схемы (элемента) требует нетрадиционных методов проектирования топологии таких элементов, чтобы избежать неэффективного использования площади кристалла. Проблема повышения помехоустойчивости решается топологическими способами. Проведены экспериментальные исследования триггеров DICE по проектным нормам КМОП 28 нм с топологическим расположением транзисторов в одну линию [12], которые показали весьма низкую частоту сбоев при облучении нейтронами, протонами и тяжелыми ионами во всех азимутальных направлениях треков частиц, кроме направления вдоль линии топологического расположения транзисторов ячейки DICE.
Другой подход к повышению помехоустойчивости ячеек памяти DICE обоснован [13, 14] тем, что транзисторы ячейки памяти DICE можно объединить в две группы так, что воздействие отдельно на каждую из них не приводит к сбою логического состояния ячейки. Повысить помехоустойчивость такой ячейки в целом можно, пространственно разнося на кристалле эти две группы транзисторов.
2. УЧЕТ ОСОБЕННОСТЕЙ ХАРАКТЕРИСТИК ЯЧЕЕК ПАМЯТИ DICE
ПРИ ПРОЕКТИРОВАНИИ ТОПОЛОГИИ
На рис. 1 приведена схема ячейки памяти DICE. Для повышения помехоустойчивости к воздействию одиночных ядерных частиц ячейки DICE должны быть выполнены в виде двух групп транзисторов [13, 14], которые следует разнести на кристалле. Эти группы транзисторов могут быть, в свою очередь, сгруппированы в базовые элементы памяти в виде матриц, образованных чередующимися группами транзисторов.
Каждая из двух групп ячейки памяти DICE содержит два ^МОП и два РМОП-транзистора собственно триггера ячейки памяти, причем в одном
udd udd
Рис. 1. Схема ячейки памяти DICE.
логическом состоянии ячейки заперта одна пара N и РМОП-транзисторов в каждой группе, а в другом состоянии заперта другая пара N- и РМОП-транзисторов. Внутри одной группы воздействие частицы на пару транзисторов в запертом состоянии не приводит к сбою триггера ячейки. К сбою состояния ячейки памяти может привести лишь одновременное воздействие на запертые транзисторы из двух разных групп транзисторов ячейки DICE, поэтому эти группы транзисторов должны быть разнесены, чтобы снизить критическое воздействие на них зарядов с трека частицы.
3. БАЗОВЫЕ ЭЛЕМЕНТЫ ПАМЯТИ ДЛЯ БЛОКОВ НАКОПИТЕЛЕЙ ОЗУ ПО ТЕХНОЛОГИИ КМОП 28 нм
Представлены три варианта базовых элементов памяти на КМОП-ячейках DICE по проектной норме 28 нм для блоков накопителей с разрядностью 32 х 64.
Цель разработки базовых элементов памяти — обеспечение максимального расстояния между чувствительными областями двух групп транзисторов ячеек DICЕ при минимизации площади блоков накопителей. Блоки накопителей имеют защитные кольца для исключения тиристорного эффекта. С целью снижения площади, занимаемой кольцами, было минимизировано количество «-карманов за счет выполнения в «-карманах большего количества РМОП-транзисторов. Линии поликремния ориентированы в одном направлении.
B
№
1 na
Pb Ё
Ud
Nb НЁ
DD
Pa &
Nd
Pc Ё
и-карман UDD j
Pd S
A
D
C
NC
Рис. 2. Эскиз топологии триггера ячейки памяти DICE при параллельном расположении групп транзисторов.
D
Na
PBU PA
, _ udd _
LaJ 1 [aj
и-карман
Ц=ЕГ
Nd A
Pd
Ud
Pc
lal—:
Nc
dd
[hJ 1 [HJ
i и-карман
Nb C
Рис. 3. Эскиз топологии триггера ячейки памяти DICE при последовательном расположении групп транзисторов.
Na Nb
Pb Pc
Pa Pd
Nd Nc
Рис. 4. Матрица расположения N и РМОП-транзи-сторов восьми ячеек памяти DICE базового элемента 1DICE с разрядностью 8 х 1.
А. Варианты взаимного расположения двух групп транзисторов ячейки DICE в базовых элементах памяти
Триггер ячейки памяти DICE состоит из двух групп по четыре транзистора. На рис. 2 приведен эскиз топологии триггера ячейки памяти DICE при параллельном расположении двух групп транзисторов ячейки, а на рис. 3 приведен эскиз топологии триггера ячейки памяти DICE при последовательном расположении двух групп транзисторов ячейки.
Базовый элемент памяти образуется из одинаковых повторяющихся групп транзисторов. Группы транзисторов могут повторяться как в горизонтальном, так и вертикальном направлениях, образуя матрицу из одинаковых групп транзисторов с одинаковыми связями между транзисторами. Каждая ячейка DICE может быть образована двухпроводным соединением двух групп транзисторов,
расположенных либо по горизонтали, либо по вертикали матрицы базового элемента памяти.
Требование КМОП 28 нм технологии к периодичности линий поликремния приводит к дискретности ширины базового элемента памяти. Для исключения потерь площади при стыковке базовых элементов их ширина должна быть кратна половине периода линий поликремния, что с оставляет 65 нм при длине канала транзистора 30 нм. Основной вклад в площадь блоков накопителей вносит металлизация линий соединения.
Разрядность базового элемента памяти mA х mD определяется количеством его адресных линий mA и линий данных mD для связи с шинами блока накопителей. Конкретные значения mA и mD базовых элементов обусловлены особенностями минимизации площади металлизации в базовых элементах с разным взаимным расположением групп транзисторов.
Б. Базовый элемент памяти 1 DICE с разрядностью 8 х 1
16 столбцов
Для дальнейшего прочтения статьи необходимо приобрести полный текст. Статьи высылаются в формате PDF на указанную при оплате почту. Время доставки составляет менее 10 минут. Стоимость одной статьи — 150 рублей.