МИКРОЭЛЕКТРОНИКА, 2012, том 41, № 3, с. 233-240
-- СХЕМОТЕХНИКА
УДК 621.382
ОПТИМИЗАЦИЯ МАРШРУТА ПРОЕКТИРОВАНИЯ СИСТЕМЫ НА КРИСТАЛЛЕ "К64-РИО", ИЗГОТОВЛЕННОЙ ПО ТЕХНОЛОГИИ 0.18 мкм © 2012 г. А. О. Власов, Б. Е. Евлампиев, П. Г. Кириченко, А. А. Кочнов
Научно-исследовательский институт системных исследований Российской АН, E-mail: vlaalex@cs.niisi.ras.ru, eboris@cs.niisi.ras.ru, pgkirich@cs.niisi.ras.ru, kochnov@cs.niisi.ras.ru
Поступила в редакцию 18.03.2011 г.
В процессе разработки высокопроизводительной системы на кристалле стандартный маршрут проектирования, предлагаемый поставщиками САПР, был существенно изменен и расширен как с точки зрения методов проектирования, так и за счет использования самостоятельно разработанных заказных блоков. Данные изменения позволили решить следующие важные задачи: оптимизацию площади с сохранением быстродействия на этапе синтеза до 20%, что улучшает качество размещения и трассируемости дизайна при топологическом проектировании; построение сетки питания, обеспечивающей падение напряжения не более 6.6% от номинального; автоматизацию процесса достижения требуемого быстродействия и оптимизации ряда этапов топологического проектирования, сокращающие в 2—3 раза время прохождения маршрута и улучшающие качество дизайна по таким параметрам, как помехоустойчивость и быстродействие.
1. ВВЕДЕНИЕ
В настоящее время компаниями-разработчиками систем автоматического проектирования (САПР) предлагается широкий спектр продуктов для выполнения как отдельных этапов, так и всего маршрута проектирования микросхем определенного класса. Эти маршруты универсальны и рассчитаны на широкий ряд цифровых интегральных схем. Они представляют собой последовательность шагов и соответствующих им командных файлов для выполнения проектирования. Однако микросхемы могут отличаться рядом параметров, среди которых основными являются архитектурная сложность (количество разнообразных по назначению устройств на кристалле), максимальная частота работы, энергопотребление и площадь кристалла. Как правило, существующие САПР имеют детально разработанные маршруты для оптимизации одного—двух указанных параметров. В условиях большого проекта (система на кристалле), когда все параметры критические, значительная часть работы по выработке оптимального маршрута и успешного проектирования ложится на разработчиков.
Микропроцессор К64-РИО — один из таких микросхем. Среди основных особенностей и составных частей этой микросхемы необходимо выделить следующие.
1. Ядро 64-х разрядного микропроцессора.
2. Рабочая частота ядра 250 МГц.
3. USB 2.0.
4. Ethernet 10/100 Мбит/с.
5. DDR SDRAM, 64 разряда 166/320 МГц, контроль четности.
6. PCI, 32 разряда 66 МГц.
7. Параллельный Rapid-IO 500 Мбит/с.
8. Последовательный Rapid-IO (4 канала по 1.25 Гбит/с).
9. FLASH, COM-порт.
10. Использование целого ряда заказных блоков (регистровые файлы, приемники/передатчики Rapid-IO и DDR SDRAM, синтезатор частот, ФАПЧ).
11. Технология изготовления 0.18 мкм.
12. Размер кристалла 12.5 х 12.5 мм.
Использование стандартного маршрута проектирования не позволяет достигнуть требуемых параметров в первую очередь по быстродействию. Для решения таких проблем в маршрут проектирования были внесены существенные изменения и применены оригинальные методики.
2. МЕТОДЫ ОПТИМИЗАЦИИ ПЛОЩАДИ МИКРОПРОЦЕССОРНЫХ БЛОКОВ
С СОХРАНЕНИЕМ БЫСТРОДЕЙСТВИЯ
Улучшение временных характеристик функциональных блоков является первоочередной задачей разработчика. Однако часто быстрое на уровне схемы устройство не только теряет быстродействие на этапе топологического проектирования, но и порой оказывается нереализуемым: высокая плотность размещения элементов препятствует трассировке межсоединений [1]. Как правило,
Таблица 1. Сравнение параметров вариантов схем на этапе синтеза
Площадь Количество триггеров
Опция Всех ячеек, мм2 Изменение площади, % Заказных Процент от общего числа, %
Без оптимизаций 5.06 0.00% 13442 0.97
Оптимизация триггеров 4.65 -8.82% 7959 0.57
Оптимизация "слабыми" ячейками 4.65 -8.82% 11885 0.86
Применение всех опций 4.22 -19.91% 6792 0.49
Таблица 2. Параметры топологических реализаций вариантов схемы блока FPU
Опция Временной запас, пс Коэффициент заполнения, %
Без оптимизаций 57 54
Оптимизация триггеров 61 45
Оптимизация "слабыми" ячейками 51 49
Применение всех опций 95 43
границы блоков на кристалле строго заданы, и увеличение быстродействия ведет к увеличению суммарной площади ячеек блока, а, следовательно, и плотности их размещения [2]. На примере блока вычислений с плавающей точкой (FPU — floating point unit) микропроцессора К64-РИО были рассмотрены следующие подходы оптимизации площади дизайна без потери быстродействия.
1. Замена в некритичных цепях заказных быстродействующих триггеров на стандартные библиотечные.
2. Оптимизация схемы так называемыми "слабыми" ячейками.
3. Последовательная оптимизация обоими методами.
Для получения максимальной производительности в проекте по умолчанию везде, где возможно, используются разработанные заказные триггеры. У них значительно лучшие по сравнению с библиотечными триггерами временные характеристики, однако их площадь существенно больше. При использовании стандартных подходов к синтезу, САПР Design Compiler использует их либо очень ограничено, не всегда вставляя в критические цепи, либо только их. С применением "слабых" ячеек, т.е. ячеек с минимальной нагрузочной способностью и размерами, наблюдается схожая ситуация, так как при увеличении набора используемых для синтеза ячеек, падает качество синтеза и растет время, затрачиваемое на синтез. С ограничением набора ячейками с высокими выходными токовыми характеристиками улучшается производительность и время компиляции, но увеличивается площадь. Цель разработанных методик — уменьшение площади некритичных цепей с сохранением быстродействия в критичных.
Результаты, полученные на этапе синтеза в Design Compiler, представлены в табл. 1. Во всех полученных вариантах схемы блока FPU были достигнуты требуемые задержки с близкими к нулю запасами по времени.
Результаты оптимизации по триггерам и "слабыми" ячейками дают схожие результаты по площади ячеек. Последовательное применение сначала первого, а потом второго метода дает сокращение площади стандартных ячеек на ~20% с сохранением быстродействия. Заметим, что количество заказных триггеров в блоке сократилось примерно в 2 раза.
При топологической реализации вариантов схемы FPU были получены результаты, представленные в табл. 2. Топологическое размещение всех вариантов проводилось при одних и тех же ограничениях, определяемых границами блоков на кристалле и размещением интерфейсных контактов.
Результаты показывают уменьшение плотности размещения ячеек, и как следствие улучшение качества трассировки межсоединений, увеличение быстродействия в оптимизированном обоими методами варианте.
Рассмотренные на примере блока FPU методы и их комбинация позволили сократить площадь всего проекта. Результаты, полученные на этапе синтеза, представлены в табл. 3. Оптимизация схемы проекта на этапе синтеза позволила уменьшить на 14% площадь всех ячеек с увеличением быстродействия.
При топологическом проектировании неопти-мизированный вариант на этапе размещения и построения схем распределения синхросигналов
Таблица 3. Параметры реализации вариантов схемы проекта для синтеза и топологии
Синтез Топология
Параметры неоптимизированный вариант оптимизированный вариант (оптимизированный вариант)
2 Площадь всех ячеек, мм2 93 80 88
Временной запас, пс 160 120 0
Изменение площади -14% 10%
существенно нарушал временные требования и имел высокую оценочную плотность межсоединений. На этапе трассировки межсоединений возникли нарушения, препятствующие реализации проекта. Параметры данной версии проекта после топологического проектирования представлены в табл. 3.
Примечательно, что выигрыш по площади в синтезе позволил нивелировать рост суммарной площади всех ячеек при топологическом проектировании. Необходимо отметить, что сокращение суммарной площади ячеек блоков также приводит к уменьшению потребляемой ими мощности [3]. Применение методики для всего проекта дало аналогичные результаты. Оптимизированный вариант схемы всего проекта удовлетворял физическим и временным требованиям, имея высокое качество трассировки.
3. ПЛАН СЕТКИ ЗЕМЛИ И ПИТАНИЯ НА КРИСТАЛЛЕ
Целью данного этапа была разработка топологической структуры сетки земли и питания, обеспечивающей падение напряжения на сетке в наихудшем случае не более 10% от номинального напряжения питания при потребляемом микросхемой токе до 5А.
В современных быстродействующих микропроцессорах, изготовленных по технологиям 180 нм и менее, потребляемая мощность настолько велика, что регулярная и достаточно частая сетка проводников земли и питания не имеет альтернативы с точки зрения обеспечения низкого падения напряжения питания в любой точке кристалла [4].
Основная проблема при проектировании регулярной сетки — разработка такой ее элементарной ячейки, которая будет обладать небольшими размерами, содержать все необходимые слои и обладать инвариантностью, т.е. возможностью создавать сетку из элементарной ячейки любым способом: параллельным переносом ячейки, ее отражением по вертикали и по горизонтали.
Для получения наилучших электрических характеристик сетка должна быть частой потому, что для сеток с крупными ячейками возможна ситуа-
ция, когда наиболее мощный потребитель расположен в центре ячейки. В этом случае будут значительные потери напряжения на тонких локальных шинах питания, которыми потребитель подключается к сетке.
С другой стороны, слишком частая сетка серьезно осложняет работу автоматических трассировщиков, используемых для синтеза топологии микропроцессора. Поэтому при проектировании сетки необходимо учитывать все упомянутые факторы [5].
Чтобы в соседних с шинами земли и питания областях не было потерь трасс сигнальных проводников, ширина шины должна равняться целому числу шагов по металлу плюс одна минимальная ширина проводника в данном сл
Для дальнейшего прочтения статьи необходимо приобрести полный текст. Статьи высылаются в формате PDF на указанную при оплате почту. Время доставки составляет менее 10 минут. Стоимость одной статьи — 150 рублей.