научная статья по теме ПРОЕКТИРОВАНИЕ ПРОГРАММИРУЕМЫХ ЧАСТОТНЫХ СИНТЕЗАТОРОВ ДИАПАЗОНА 1–1500 МГЦ ДЛЯ СИСТЕМ СИНХРОНИЗАЦИИ ИНТЕГРАЛЬНЫХ УСТРОЙСТВ ОБРАБОТКИ ИНФОРМАЦИИ Электроника. Радиотехника

Текст научной статьи на тему «ПРОЕКТИРОВАНИЕ ПРОГРАММИРУЕМЫХ ЧАСТОТНЫХ СИНТЕЗАТОРОВ ДИАПАЗОНА 1–1500 МГЦ ДЛЯ СИСТЕМ СИНХРОНИЗАЦИИ ИНТЕГРАЛЬНЫХ УСТРОЙСТВ ОБРАБОТКИ ИНФОРМАЦИИ»

МИКРОЭЛЕКТРОНИКА, 2007, том 36, № 2, с. 148-156

СХЕМОТЕХНИКА

УДК 621.335.2:621.3.049.77

ПРОЕКТИРОВАНИЕ ПРОГРАММИРУЕМЫХ ЧАСТОТНЫХ СИНТЕЗАТОРОВ ДИАПАЗОНА 1-1500 МГц ДЛЯ СИСТЕМ СИНХРОНИЗАЦИИ ИНТЕГРАЛЬНЫХ УСТРОЙСТВ ОБРАБОТКИ

ИНФОРМАЦИИ

© 2007 г. В. Д. Байков, А. А. Гармаш, Ю. Б. Рогаткин, А. Н. Севршков

Московский инженерно-физический институт (государственный университет)

ЗАО ЦП "Ангстрем-СБИС" Поступила в редакцию 07.02.2006 г.

В статье рассматриваются вопросы проектирования полностью интегрированных частотных синтезаторов с автоматической фазовой подстройкой частоты (ФАПЧ), предназначенных для синхронизации интегральных процессорных устройств на частотах 1-1500 МГц. Основное внимание уделяется схемотехническим разработкам и характеристикам базовых аналоговых блоков ФАПЧ, проверенных в составе изготовленных микросхем (по стандартной КМОП технологии уровня 0.25 и 0.18 мкм), стабилизированного блока задания электрического режима, фазочастотного детектора (ФЧД), за-рядно-разрядного блока (Charge Pump), фильтра нижних частот (ФНЧ) и управляемого напряжением генератора частоты (ГУН). Приводится электрическая схема ГУН с верхней частотой 1-1.3 ГГц для технологии 0.25 мкм и более 2 ГГц для технологии 0.18 мкм. Рассматриваются особенности построения цифровой части ФАПЧ с широким диапазоном перепрограммирования частоты (от 1 до 1000 МГц и выше). Приводятся и анализируются частотные и переходные характеристики ФАПЧ, потребляемый ток и показатели джиттера.

ВВЕДЕНИЕ

Системная синхронизация современных высокопроизводительных интегральных устройств обработки информации процессорного типа осуществляется, в первую очередь, средствами частотного синтеза. Частотные синтезаторы с автоматической фазовой подстройкой частоты характеризуются прецизионной точностью и простотой настройки, основанной на перепрограммировании частоты. Синхронизирующие процессорные ФАПЧ, при всем многообразии требований к системной синхронизации, могут быть реализованы на основе единой базовой структуры, с применением заранее разработанных и проверенных базовых блоков и программного обеспечения. При этом обеспечиваются короткие сроки и высокое качество проектирования. Этот подход, в частности, находит отражение в концепции сложно-функциональных (СФ) блоков как элементной базы "систем на кристалле".

В работе [1] рассмотрена методика проектирования СФ-блоков ФАПЧ диапазона 1-1500 МГц, основанная на использовании базовых структур, схемотехнических и топологических решений, а также программного обеспечения, ориентированного на современные САПР. Проектирование конкретного ФАПЧ может быть сведено к компиляции по заданным характеристикам. Программы-компиляторы ФАПЧ представлены в зарубежных источниках [2-4].

ФУНКЦИОНАЛЬНАЯ СХЕМА И ПРИНЦИП РАБОТЫ ФАПЧ

Основные блоки ФАПЧ сведены в функциональную схему на рис. 1.

Метод проектирования ориентирован на классическую архитектуру ФАПЧ, представляющую петлю отрицательной обратной связи (ОС), в которой автоматически уравниваются поделенные частоты:

/гун/N = f0/M, (1)

где:

/ГУН - частота задающего генератора, управляемого напряжением (ГУН); fo - эталонная (опорная) частота, обычно генерируемая внешним кварцевым резонатором; N, M - коэффициенты деления.

Выходной сигнал ФАПЧ формируется из поделенной частоты ГУН. Цифровая часть ФАПЧ представляет собой делители частоты с программируемыми коэффициентами.

Состав аналоговой части:

• стабилизированный блок задания электрического режима (напряжений смещения);

• фазочастотный детектор (ФЧД);

• зарядно-разрядный блок (charge pump);

• фильтр нижних частот 2-го порядка (ФНЧ: интегрирующая емкость C, демпфирующая цепь СдЯДУ;

Рис. 1. Обобщенная функциональная схема ФАПЧ.

• задающий генератор (ГУН), управляемый напряжением.

ОСНОВНЫЕ ХАРАКТЕРИСТИКИ ФАПЧ

Набор синтезируемых частот (частотный диапазон, шаг изменения частоты); опорная частота; параметры фазового соответствия эталонного и синтезируемого сигналов (фазовый шум, джит-

тер); быстродействие (время вхождения в заданный режим); форма выходного сигнала (меандр); параметры задающего генератора (ГУН); потребление энергии.

Математическая модель ФАПЧ представляется нормализованной переходной характеристикой (в операторной форме):

h (p) =

(pCCn Rn + C + C д) p1

(pCCд + C + Сд)pz + (p^Rд + 1)Ice/N '

(2)

где:

р - оператор (ую - в частотной области); 1С -зарядно-разрядный ток интегрирующей емкости С; £ - крутизна вольтчастотной характеристики ГУН (£/Ы- приведенная к входу ФЧД).

На основании (2) можно определить собственную частоту джиттера ФАПЧ:

а

e Ic / (NC).

(3)

Оптимизация ФНЧ по условию СдЯд = 1-2/ау обеспечивает апериодический характер И(р) и быстрое установление запрограммированной частоты, что благоприятно отражается и на показателях джиттера. Выражение (3) идентично результатам моделирования электрических схем ФАПЧ при условии:

щ < f фчд ,

(4)

где /ФЧд - частота сигналов на входах ФЧД.

В случае нарушения условия (4) сказывается ступенчатый характер переходной характеристики (частота ступенек равна /ФЧд): ухудшаются характеристики джиттера, возможен срыв генерации. Отклонение от заданного отношения частот (или фазовый сдвиг) является входным сигналом петли обратной связи, который обнаруживается и обрабатывается фазочастотным детектором. В зависимости от знака фазового сдвига, ФЧД вырабатывает сигналы Up или Down, управляющие заря-

дом или разрядом емкости C. Сигналы Up, Down представляются импульсами напряжения с логическими уровнями U0, U1 и длительностью, равной фазовому сдвигу. Зарядно-разрядный блок преобразует импульсы напряжения Цр, Down в импульсы тока IC, заряжающего или разряжающего емкость C. Управляющее напряжение UC и частота /ГУН управляемого генератора ГУН изменяются в соответствии с сигналом обратной связи.

ЦИФРОВАЯ ЧАСТЬ ПРОЦЕССОРНЫХ ФАПЧ

Цифровая часть ФАПЧ представляет систему счетчиков-делителей частоты, приводящих эталонную частоту /o и задающую частоту /ГУН управляемого генератора к входам ФЧД. Делители частоты с программируемыми коэффициентами M, N, K специализируются в соответствии с конкретными параметрами программирования ФАПЧ (частотный диапазон, набор синтезируемых частот, шаг изменения частоты и т.п.). Пример специализации цифровой части ФАПЧ под аудио стандарты приведен в [1]. Указанный ФАПЧ универсален при программировании любых стандартных аудио системных частот в диапазоне 2-100 МГц (практически перекрывает современные потребности аудио аппаратуры). Необходимость специализации возникает при проектировании ФАПЧ с широким диапазоном выходной или опорной частот. Пере-

E

Рис. 2. Стабилизированный блок напряжений смещения.

программирование коэффициента N изменяет характеристику h(p), а также собственную частоту ю- джиттера, что нарушает условие оптимизации. В таких случаях используются средства программируемой подстройки (коррекции) переходной характеристики h(p) в соответствии с выбранной частотой или частотным поддиапазоном. К средствам коррекции переходной характеристики относится программирование тока IC, а также использование программно коммутируемого (по частотным диапазонам) набора демпфирующих резисторов Rд. Пример специализации цифровой части процессорного ФАПЧ с широким диапазоном перепрограммирования приведен в [1]. В указанном процессорном ФАПЧ, с целью улучшения показателей джиттера, применена специальная логическая конструкция цифровой части, обеспечивающая минимальные изменения N и частоты ГУН в широком диапазоне синтезируемых частот. А именно, введен дополнительный делитель частоты D (на выходе ГУН), программируемый по условию постоянства коэффициента деления D х N (эквивалент N в обобщенной схеме ФАПЧ - рис. 1).

АНАЛОГОВАЯ ЧАСТЬ ПРОЦЕССОРНЫХ ФАПЧ

Блок напряжений смещения (режимный блок) задает электрический режим аналоговых узлов ФАПЧ. В конструкциях процессорных ФАПЧ успешно используется схема режимного блока, показанная на рис. 2. В режимном блоке содержится первичный источник постоянного тока (1Я = 1р = 1п*) - схема с отрицательной ОС: токо-задающий резистор Я, истоковый повторитель Тп0, усилитель Тп1, токовое зеркало в виде пары транзисторов Тр0. Токовое зеркало Тр0, Тр1 (с коэффициентом 1) формирует ток 1п = 1р в каскаде Тр1, Тп2.

Как видно из графика 1(и*) на рис. 2, значения 1р, 1п (и всех вторичных токов) зависят только от Я и стоко-затворной характеристики 1п*(и*) транзистора Тп 1. Таким образом, режимный блок параметрически стабилизирован в отношении изменений напряжения питания Е. Напряжение рЫаи стабильно относительно Е, напряжение пЫаи -относительно 0. Напряжение ис на интегрирующей емкости С (управляющее напряжение ГУН) ограничено диапазоном пЫаи < ис <рЫаи. Чтобы максимально расширить этот интервал, следует задать для транзисторов Тр0, Тп2 режим "на грани запирания". При этом ширина каналов транзисторов может составить десятки мкм. Положив одинаковыми транзисторы Тп0, Тп 1, а также равными напряжения на стоках пары транзисторов Тр0 (оптимальный режим токового зеркала), получим решение графической системы 1(и*) в точке 1 (рис. 2) в виде:

U * = pBias/(2 + цп),

(5)

где Пп - коэффициент влияния подложки п-ка-нальных транзисторов.

Координаты точки 1 на графике 1п*(и*) однозначно указывают на отношение W/L размеров (Ж- ширина, L - длина канала) транзисторов Тп0, Тп1. Соответственно,

к =

(1 + Пп ) I p

( U* - ипор.н )

(6)

где к - удельная крутизна вольтамперных характеристик Тп0 и Тп 1, ипор и - пороговое напряжение п-канальных транзисторов.

Сопротивление выбирается по условию Яи*/1р. Для исключения режима "нулевых токов" (точка равновесия 0 на графике 1(и*)) в состав режимного блока введен транзистор Тп3, управляемый инвертором 1пу. В точке 0 транзистор Тп3 открыт и повышает напряжение на затворе Тп0. При пере-

Рис. 3. Переходная характеристика блока напряжений смещения.

ходе в точку 1 транзистор Tn3 запирается. Типичный вид переходной характеристики режимного блока иллюстрируется рис. 3. Режимный блок рассчитан для технологии 0.18 мкм при E = 1.8 В, Ip = In = 10 мкА. Изменение токов Ip, In во времени происходит при сту

Для дальнейшего прочтения статьи необходимо приобрести полный текст. Статьи высылаются в формате PDF на указанную при оплате почту. Время доставки составляет менее 10 минут. Стоимость одной статьи — 150 рублей.

Показать целиком