МИКРОЭЛЕКТРОНИКА, 2013, том 42, № 2, с. 146-152
СХЕМОТЕХНИКА
УДК 004.315.2
СХЕМОТЕХНИЧЕСКОЕ РЕШЕНИЕ ОДНОРАЗРЯДНОГО ДВОИЧНОГО КМОП СУММАТОРА
© 2013 г. Д. В. Морозов, М. М. Пилипко
Санкт-Петербургский государственный политехнический университет E-mail: dvmorozov@inbox.ru, m_m_pilipko@rambler.ru Поступила в редакцию 12.10.2011 г.
В работе представлено схемотехническое решение одноразрядного двоичного КМОП сумматора с повышенным быстродействием. Схема сумматора состоит из работающих параллельно отдельных цепей для получения выходных сигналов суммы и переноса. Сигнал цепи переноса не используется для формирования сигнала суммы. Цепь сигнала суммы представляет последовательное соединение двух ячеек исключающего ИЛИ. Работоспособность схемы подтверждена результатами схемотехнического моделирования с использованием программных средств компании Cadence Design Systems.
Б01: 10.7868/80544126913020099
ВВЕДЕНИЕ
Одноразрядный двоичный сумматор является одним из компонентов цифровых интегральных схем, имеет входы А, В — сигналов двух слагаемых, С — сигнала переноса из предыдущего разряда и выходы С — суммы, СО — переноса в следующий разряд. Актуальны исследования по поиску новых схемотехнических решений сумматора с повышенным быстродействием. Одна из наиболее значимых работ — [1], где проводится сопоставительный анализ ряда схемотехнических решений одноразрядных двоичных сумматоров, ориентированных на изготовление по МОП-технологии. Следует отметить публикации [2—5]. В большинстве предложенных схемотехнических решений цепь формирования сигнала суммы яв-
ляется нагрузкой для цепи формирования сигнала переноса, что ограничивает быстродействие схем.
I. СХЕМОТЕХНИЧЕСКИЕ РЕШЕНИЯ ОДНОРАЗРЯДНОГО ДВОИЧНОГО СУММАТОРА
Среди многообразия схемотехнических решений, ориентированных на изготовление по МОП-технологии, наибольшее распространение получила схема одноразрядного двоичного КМОП-сумматора [1], показанная на рис. 1. Схема содержит 28 транзисторов, из которых 14 МОП-транзисторов Т6-Т10, Т12, Т17-Т20, Т24—Т26, Т28 с каналом я-типа и симметрично 14 МОП-транзисторов Т1-Т5, Т11, Т13-Т16,
+ Епит
Рис. 1.
+ Епит
Т4
Т5
СМ аМ-
Т6
Т8
вМ
Т7
Т10
НЕ
Т11
со
Т12
пё
Т15
¿Л Т14
^ТТг29
Т30
Т31
Т16
Т32
А-Е
Т17
вМ
Т18
1
Т33
Т28
Т34
1 11
НЕ
Т35
Т36
Рис. 2.
+ Епит
I п т т д т
Рис. 3.
А
в
в
С
Б
А
в
Т21—Т23, Т27 с каналом р-типа. Для 0.18 мкм МОП-технологии при напряжении питания 1.8 В типовые размеры транзисторов следующие: ширина транзисторов с каналом п--типа Жп = = 0.24 мкм; ширина транзисторов с каналомр-ти-па Т1—Т5, Т13-Т16, Т21—Т23 Ж1р = 0.44 мкм, Т11 и Т27 Ж2р = 1.14 мкм; длина канала всех транзисторов Ьп = Ьр = 0.18 мкм. Сигнал суммы формируется цепью транзисторов Т13—Т28 с использованием сигнала из цепи переноса, реализованной на транзисторах Т1—Т12:
СО = (А + В) • С + А • В, Б = (А + В + С) • СО + А • В • С.
В патенте на изобретение [2] и работе [5] предлагается схемотехническое решение сумматора, показанное на рис. 2. Схема содержит 28 транзисторов, а также двухвходовой элемент И-НЕ и двухвходовой элемент ИЛИ-НЕ, что в сумме составляет 36 МОП транзисторов, т.е. по 18 транзисторов с каналом п-типа и р-типа. Для указанной
технологии размеры транзисторов, в том числе в составе элементов И-НЕ и ИЛИ-НЕ, выбраны аналогично предыдущей схеме (рис. 1) и имеют значения: Жп = 0.24 мкм; для транзисторов с каналом р-типа Т11 и Т35 Ж2р = 1.14 мкм, для остальных Ж1р = 0.44 мкм; Ьп = Ьр = 0.18 мкм. Сигнал суммы на рис. 2 формируется цепью, включающей транзисторы Т13—Т18, элемент И-НЕ, элемент ИЛИ-НЕ и транзисторы Т27—Т36, с использованием сигнала из цепи переноса, реализованной аналогично рис. 1 на транзисторах Т1—Т12:
СО = (А + В) • С + А • В, Б = (А + В) • СО + (А • В • А + В + А • В) • С.
Развитием схемотехнического решения сумматора [2, 5] является схема одноразрядного сумматора, предложенная в патенте на изобретение [3] и показанная на рис. 3. Схема содержит 32 МОП-транзистора, по 16 транзисторов с каналом п-типа и р-типа. Транзисторы Т1, Т2, Т21,
Рис. 4.
+ Епит
]
нё
Т6
Т7
Т8
1
._1Т9 . ^—1тк
Т13
Т11
со
Т14
Т12 А ,_|Т15
А \и , В
Т16
В
А
Т17
Т18
_|Т19
Т-п
с Лт20]
л
Т21
Т22 сТ22
Т2 Т24
Рис. 5.
+ Епит
А
В
А
В
с
Т22 образуют логический элемент И-НЕ, а транзисторы Т8, Т9, Т19, Т20 — логический элемент ИЛИ-НЕ. Размеры транзисторов выбраны аналогично предыдущим схемам: Жп = 0.24 мкм; для транзисторов с каналом р-типа Т11 и Т31 Ж2р = 1.14 мкм, для остальных Ж1р = 0.44 мкм; Ьп = Ьр = 0.18 мкм. Сигнал суммы формируется с использованием сигналов из цепи переноса, которая относительно схемы на рис. 1 усложнена транзисторами Т19-Т22 (рис. 3):
СО = А + В • А • В • С + А • В, 8 = (А + В) • СО + (А • В • А + В + А • В) • С.
В патенте на изобретение [4] предлагается схемотехническое решение одноразрядного двоичного сумматора, показанное на рис. 4. Сравнивая схемы рис. 3 и рис. 4, нетрудно заметить, что транзисторы Т1, Т2, Т21, Т22 (рис. 3) соответствуют логическому элементу И-НЕ (рис. 4), а транзисторы Т8, Т9, Т19, Т20 (рис. 3) соответствуют
логическому элементу ИЛИ-НЕ (рис. 4). Таким образом, схемы на рис. 3 и рис. 4 могут различаться лишь тем, на какой из узлов подается сигнал А, а на какой сигнал В. Однако перестановка местами сигналов двух этих слагаемых не оказывает существенного влияния на быстродействие и потребляемую мощность схемы.
II. НОВОЕ СХЕМОТЕХНИЧЕСКОЕ РЕШЕНИЕ ОДНОРАЗРЯДНОГО ДВОИЧНОГО СУММАТОРА
Предлагаемое схемотехническое решение одноразрядного двоичного КМОП-сумматора показано на рис. 5 и состоит из отдельных цепей формирования выходных сигналов суммы и переноса. Схема содержит 24 транзистора, по 12 МОП-транзисторов с каналом п-типа и р-типа. Размеры транзисторов имеют следующие значения: Жп = = 0.24 мкм; для транзисторов с каналом р-типа
Рис. 6.
tí ад
í>
о
ад CD 'й §
ад
t>
A vdd
S
B
adder
C CO
gnd
о
>
tí ад
Т11 и Т23 W2p = 1.14 мкм, для остальных W1p = 0.44 мкм; Ln = Lp = 0.18 мкм.
Цепь формирования сигнала переноса реализована на транзисторах T1—T12. Для уменьшения времени задержки формирования сигнала переноса сделано следующее. Во-первых, сигнал из цепи переноса не используется для формирования сигнала суммы, что уменьшает емкостную нагрузку в узле, где соединяются стоки транзисторов T4—T7 и затворы транзисторов T11 и T12. Во-вторых, подложки транзисторов T4 и T5 отключены от положительной шины источника питания и соединены с истоками этих транзисторов, что позволило исключить паразитные емкости исток-подложка.
Цепь формирования сигнала суммы реализована на транзисторах T13—T24. Уменьшение времени задержки формирования сигнала суммы обеспечивается схемотехническим решением, не требующим сигнала из цепи переноса и состоящим из последовательного соединения двух ячеек исключающего ИЛИ [1, 6] — первой на транзисторах T13—T18 и второй на транзисторах T19— T24. Чтобы исключить паразитные емкости, подложки транзисторов T14 и T20 отключены от положительной шины источника питания и соединены с истоками этих транзисторов.
Учитывая изложенное, выходные сигналы схемы на рис. 5 определяются выражениями:
CO = (A + B) • C + A • B,
S = A • B + A • B • C + (A • B + A • B) • C.
Цепь формирования сигнала переноса аналогична схеме на рис. 1, и ее функционирование не требует комментариев. Рассмотрим цепь формирования сигнала суммы схемы на рис. 5. При воз-
действии сигналов А = В = 0 транзисторы Т13 и Т14 работают в линейном режиме, а транзисторы Т15 и Т16 — в режиме отсечки. Если А = В = 1, то транзисторы Т15 и Т16 работают в режиме, близком к линейному, а транзисторы Т13 и Т14 — в режиме отсечки. В обоих случаях на выходе инвертора на транзисторах Т17 и Т18 оказывается напряжение земляной шины питания. При С = 0 транзисторы Т19 и Т20 работают в линейном режиме, а транзисторы Т21 и Т22 — в режиме отсечки. На выходе инвертора на транзисторах Т23 и Т24 оказывается напряжение земляной шины питания, что соответствует 8 = 0. Если С = 1, то транзисторы Т19 и Т21 работают в линейном режиме, а транзисторы Т20 и Т22 — в режиме отсечки. На выходе инвертора на транзисторах Т23 и Т24 оказывается напряжение положительной шины питания, что соответствует 8 = 1.
При воздействии на цепь суммы схемы на рис. 5. сигналов А = 0 и В = 1 транзисторы Т13 и Т16 работают в линейном режиме, а транзисторы Т14 и Т15 — в режиме отсечки. Если А = 1, а В = 0, то транзистор Т15 работает в линейном режиме, а транзисторы Т13 и Т16 — в режиме отсечки. В обоих случаях на выходе инвертора на транзисторах Т17 и Т18 оказывается напряжение положительной шины питания. При С = 0 транзистор Т22 работает в линейном режиме, а транзисторы Т19 и Т21 — в режиме отсечки. На выходе инвертора на транзисторах Т23 и Т24 оказывается напряжение положительной шины питания, что соответствует 8 = 1. Если С = 1, то транзисторы Т21 и Т22 работают в режиме, близком к линейному, а транзисторы Т19 и Т20 — в режиме отсечки. На выходе инвертора на транзисторах Т23 и Т24 оказывается напряжение земляной шины питания, что соответствует 8 = 0.
2.0 ^L5 >1.0 5 0 2.0
>1.0 5 0 2.0
>1.0
5
0 2.0
>1.0 5 0 2.0
>1.0 5 0
0
10
20 t, нс
30
40
Рис. 7.
III. РЕЗУЛЬТАТЫ МОДЕЛИРОВАНИЯ И СОПОСТАВИТЕЛЬНЫЙ АНАЛИЗ ХАРАКТЕРИСТИК СХЕМ
Моделирование схемотехнических решений одноразрядных сумматоров, показанных на рис. 1—3 и рис. 5, проводилось с помощью программного обеспечения платформы Virtuoso IC5.1.41 компании Cadence Design Systems с использованием тестовой схемы (рис. 6), аналогичной схеме в статье [5], и параметров 0.18 мкм МОП технологии UMC 180 nm mixedmode/RF 1P6M при напряжении питания 1.8 В. Тестовая схема содержит источник входных сигналов (signal generator), ячейку сумматора (adder) и КМОП инверторы с размерами транзисторов Wn = 0.24 мкм,
Таблица 1. Характеристики схем одноразрядных двоичных сумматоров
Схема сумматора Аперекл., фДж ^д.Ш, пс
рис. 1 110.7 271.0 164.5
рис. 2 129.9 265.7 172.2
рис. 3 123.8 283.3 170.3
рис. 5 107.0 174.2 136.0
Wp = 1.14 мкм,
Для дальнейшего прочтения статьи необходимо приобрести полный текст. Статьи высылаются в формате PDF на указанную при оплате почту. Время доставки составляет менее 10 минут. Стоимость одной статьи — 150 рублей.