МИКРОЭЛЕКТРОНИКА, 2004, том 33, № 5, с. 379-398
АВТОМАТИЗАЦИЯ ^^^^^^^^^^^^^^ ПРОЕКТИРОВАНИЯ
УДК 519.714.5
СИСТЕМА "CUSTOM LOGIC" АВТОМАТИЗИРОВАННОГО ПРОЕКТИРОВАНИЯ УПРАВЛЯЮЩЕЙ ЛОГИКИ ЗАКАЗНЫХ ЦИФРОВЫХ СБИС
© 2004 г. П. Н. Бибило, И. В. Василькова, С. Н. Кардаш, Н. А. Кириенко, И. П. Логинова, Я. А. Новиков, В. И. Романов, Н. Р. Торопов, Д. И. Черемисинов, Л. Д. Черемисинова
Объединенный институт проблем информатики НАН Белорусси E-mail: gold@newman.bas-net.by Поступила в редакцию 10.12.2003 г.
Описана система Custom Logic сквозного проектирования устройств управления заказных цифровых СБИС, выполненных на основе МОП-технологии. Устройства управления реализуются на базе регулярных матричных структур, топология которых получается автоматически. Разработанная система обеспечивает проектирование устройств управления на основе доступных в настоящее время макроэлементов заказных СБИС, используя высокоуровневые языки описания проектируемых устройств.
ВВЕДЕНИЕ
Интегральные схемы, имеющие в своем составе 105 (и более) логических элементов, относят к классу сверхбольших интегральных схем (СБИС). Создание систем автоматизированного проектирования (САПР) заказных (специализированных) СБИС представляет собой сложную наукоемкую проблему. В САПР процесс проектирования разбивается на ряд крупных этапов, на каждом из которых решаются вполне определенные задачи проектирования в рамках преобразования проектной информации от исходных спецификаций поведения (функций) проектируемой схемы к результирующей проектной информации, представляющей собой геометрическое описание каждого из слоев интегральной схемы. Общее направление процесса проектирования можно представлять как детализацию проектной информации. Геометрическое описание (описание послойной топологии, layout) является результирующим для этапа топологического проектирования и, в свою очередь, исходным для технологических производственных установок производства СБИС. Важное место в процессе проектирования принадлежит этапу логического проектирования, на котором решаются задачи перехода от функциональных описаний цифровой системы непосредственно к логическим схемам, осуществляющим преобразование дискретной информации (комбинационные элементы) и ее хранение (элементы памяти). Этап логического проектирования определяет во многом основные характеристики СБИС - сложность (площадь), быстродействие, тестопригод-ность, число активных элементов.
В статье описываются языки представления данных (объектов проектирования) на различных этапах проектирования, проектные процедуры,
действия проектировщика при работе с системой Custom Logic). Система Custom Logic предназначена для сквозного автоматизированного проектирования управляющих макроэлементов заказных цифровых СБИС - от описания поведения до послойной топологии. Описывается организация системы Custom Logic, а также взаимодействие ее со смежными системами проектирования.
НАЗНАЧЕНИЕ И ФУНКЦИОНАЛЬНЫЕ ВОЗМОЖНОСТИ СИСТЕМЫ Custom Logic
Устройства управления заказных СБИС реализуются на базе матричных структур, топология которых получается автоматически. Система обеспечивает проектирование устройств управления из макроэлементов следующих типов:
- программируемых логических матриц ;
- матриц Вайнбергера;
- постоянных запоминающих устройств;
- регулярных схем на базе последовательно соединенных МОП-транзисторов - РМОП-схем.
Устройство управления может быть реализовано одним макроэлементом либо сетью взаимосвязанных макроэлементов разных типов с целью минимизации площади кристалла. Система Custom Logic является дальнейшим развитием кремниевого компилятора SCAS [1], позволяющего реализовать устройство управления одним макроэлементом. Отличительной особенностью системы Custom Logic является то, что проектные процедуры синтеза и верификации опираются на новые эффективные алгоритмы и программы решения оптимизационных логико-комбинаторных задач над функциональными и структурными описаниями объектов проектирования. Основ-
si
s2
si
mi (addi)
xl
yi
cl
ci _ w
s2
m2 (add2)
xi
yi
c2
c2
bi
b2
ai
a2
Рис. 1. Пример использования программируемой логической матрицы для реализации двухразрядного сумматора ADDER 2.
ным критерием оптимизации при решении задач проектирования является площадь кристалла.
Система обеспечивает возможность:
- функционально-структурного описания объекта проектирования на языке высокого уровня;
- иерархического описания проекта;
- использования библиотек стандартных проектных решений узлов и топологических ячеек.
В системе обеспечиваются следующие стадии процесса реализации функционально-структурного описания устройства управления:
- разработка алгоритма функционирования устройства управления на языке высокого уровня;
- выбор типов макроэлементов для реализации блоков устройства управления;
- оптимизация функционального описания макроэлемента в соответствии с выбранным типом;
- логическая верификация описания функционирования устройства управления;
- синтез и оптимизация структурного описания макроэлемента;
- получение и оптимизация символьной топологии макроэлемента;
- получение послойной топологии макроэлемента.
МАТРИЧНЫЕ СТРУКТУРЫ ЗАКАЗНЫХ СБИС
Программируемая логическая матрица, предназначенная для реализации системы ДНФ булевых функций
F( х) = (/1 (х),..., Г (х)),
где х = (хх, ..., хп), состоит из двух подсхем (называемых матрицами И и ИЛИ). Матрица И, получающая входные сигналы, соответствующие переменным
х(г = 1, ..., п)
в парафазном виде, реализует конъюнкции, а матрица ИЛИ - дизъюнкции заданной ДНФ.
Ниже приводится пример использования программируемой логической матрицы для реализации двухразрядного сумматора АВВБЯ_2 (рис. 1), который состоит из одноразрядного полусумматора аМ1 и одноразрядного сумматора аМ2 и реализует операцию арифметического сложения двух чисел, заданных в двоичном коде:
(аъ Ъх) + (а2, ¿2) = (С2, ¿2, ),
здесь а1, а2 - старшие разряды складываемых чисел; Ъ1, Ъ2 - младшие разряды складываемых чисел; с2 - перенос в третий разряд; - старший разряд суммы; - младший разряд суммы.
На рис. 2 приведена ПЛМ, реализующая функции двухразрядного сумматора АВББЯ_2
= bibx v bxb2\ Ci = bib2;
s2 = a1a2c1 v a1a2c1 v a1a2c1 v a1 a2c1; c2 = a, a2 v a, c v a2c1
¿1^2 v v и2^1'
ai
k
40"
ii-
a2
bi
А
>—
V
c2 s2 si Матрица ИЛИ
Матрица И
Рис. 2. Программируемая логическая матрица, реализующая функции двухразрядного сумматора ЛБПБК_2.
При реализации на кристалле заказной СБИС программируемая логическая матрица должна иметь законченную (параметризованную структуру).
Параметризованные программируемые логические матрицы [1, 2] характеризуются тем, что входные и выходные буферы программируемых логических матриц располагаются по обеим сторонам матриц И, ИЛИ. Строки матриц И, ИЛИ состоят из параллельно соединенных транзисторов, это требует разводки линий виё ("земли") между промежуточными шинами программируемых логических матриц: на восемь промежуточных шин выделяется одна линия виё. На рис. 3 изображена параметризованная программируемая логическая матрица, реализующая систему (1) ДНФ булевых функций. Заметим, что топологическое описание программируемой логической матрицы синтезируется в виде параметризованной ПЛМ.
РМОП-схема. Параллельное подключение транзисторов в схеме ПЛМ обеспечивает достаточное быстродействие схемы. Если же требования к задержке схемы не являются слишком жесткими и удовлетворяются электрические характеристики, то для реализации логических блоков заказных цифровых СБИС можно применять регулярные схемы на базе МОП-ячеек. МОП-схема регулярной структуры, предназначенная для раздельной реализации булевых функций, заданных в ДНФ, называется РМОП-схемой [2]. В РМОП-
схемах используются последовательные соединения транзисторов, что обеспечивает значительное сокращение площади кристалла, так как нет необходимости подводить линию виё к каждому ключевому (информационному) транзистору, что требуется в случае программируемой логической матрицы. РМОП-схема реализует булевы функции вида
Г = к: V к: V ... V к: ,
где к: , д = 1, ...,р, - элементарная конъюнкция, входящая в ДНФ функции р.
На рис. 4 приведена РМОП-схема, реализующая функции двухразрядного сумматора ЛВББЯ_2.
Постоянное запоминающее устройство предназначено для реализации функций устройства управления, заданных в виде совершенных ДНФ. Подробно об используемых постоянных запоминающих устройств и языках их описания на различных этапах проектирования можно прочитать в [3].
Матрицы Вайнбергера [1, 4] - это параллельно-последовательные транзисторные структуры. Пример матрицы Вайнбергера дан на рис. 5.
Горизонтальные линии будем называть строками схемы, а вертикальные - столбцами. Каждый столбец подключен к линии земли виё. Входные (выходные) сигналы подаются (снимаются) в строках схемы. В столбцах схемы реализуются конъюнкции тех переменных, которые подаются на за-
b
2
k
2
k
3
k
4
k
5
k
6
k
k
8
k
9
si
Чь2 *^3 *Ч *>-5 *>-6 *>-7 *>-8 *>-9 *40*41*42*43*44*45*46
Выходной буфер
Рис. 3. Параметризованная программируемая логическая матрица, реализующая систему (1) ДНФ булевых функций.
творы соответствующих последовательно соединенных транзисторов. При подключении столбца к нагрузочному транзистору реализуется - отрицание дНф конъюнкций, реализованных в столбцах. Например, матрица Вайнбергера, изображенная на рис. 5, реализует следующие функции
U\ — Х2 V Xl Х2 ;
f — U1X1 x3; f —
l
/ = ЩХз V Х2Х3.
В базовой модели матрицы Вайнбергера предполагается, что использование переменной происходит всегда только в одной строке. Предполагается также, что строка использования переменной всегда расположена выше строки ее формирования. Важным обстоятельством является то, что проводники в строке могут быть разорваны, что позволяет в некоторых случаях реализовать несколько переменных в одной строке матрицы.
ЯЗЫКИ ОПИСАНИЯ ОБЪЕКТОВ ПР
Для дальнейшего прочтения статьи необходимо приобрести полный текст. Статьи высылаются в формате PDF на указанную при оплате почту. Время доставки составляет менее 10 минут. Стоимость одной статьи — 150 рублей.