DOI: 10.12731/wsd-2014-8-17 УДК 004.315.5
ВЫЧИСЛИТЕЛЬНЫЙ МОДУЛЬ УСКОРЕННОГО ДЕЛЕНИЯ НА НЕЙРОНАХ
Хла Вин, Шевелев С.С.
В статье представлена структурная схема и алгоритм работы усовершенствованного вычислительного модуля ускоренного деления на нейронах. Предлагается использовать схему вычислительного устройства «делитель на нейронах», содержащий блок регистра делителя, предлагается расширить дополнительными функциональными вычислительными и управляющими блоками: блок ввода данных, используемый для загрузки вычисляемых значений, блок регистра делимого, представляющий собой набор информационных регистров для хранения используемого в операциях значения, блок суммы и формирования разрядов частного, блок анализа переполнения разрядной сетки, управляющий остановкой вычислений по переполнению, блок регистра остатка, блок регистра частного. Полученное устройство может быть использовано для синтеза арифметико-логических устройств, для создания быстродействующих и высокопроизводительных цифровых систем, а также способно повысить аппаратную надежность вычислительного модуля, использующего операцию деления чисел на основе нейронного модуля.
Ключевые слова: арифметико-логические устройства, вычислительные модули на нейронах, арифметические операции на нейронах.
COMPUTER MODULE FAST DIVIDED NEURONS
Hla Win, Shevelev S.S.
The article presents a block diagram of the improved algorithm and computation module accelerated division by neurons. Scheme is proposed to use a
computing device "divider neurons "containing block divider register, proposing to extend additional functionality computing and control blocks: a data input unit used to load calculated values , the register block of the dividend , which is a set of registers for storing information used in the transaction value unit amounts and forming discharges private unit overload analyzer digit grid, overflow stop computing managing, register residue private block. The resulting device can be used for the synthesis of arithmetic logic units, to create a high-speed and high-speed digital systems, and able to increase reliability of the computing hardware module that uses the division operation on the basis of number of neural module.
Keywords: arithmetic logic unit, computing modules on neurons, arithmetic operations on neurons.
В настоящее время модули аппаратного ускорения вычислительных операций являются важным направлением развития аппаратных средств. Масштабы современных задач зачастую требуют выполнять обработку больших объемов данных, в том числе масштаба Big Data. Одним из важных инструментов обработки данных является использование нейронных сетей. Вычислительные модули на нейронах могут выполнять различные операции, одним из важных применений является использование нейронных модулей для вычисления результатов арифметических операций. Также важными являются задачи по увеличению быстродействия и упрощения алгоритмов работы блока управления.
Задача совершенствования новых компонентов является актуальной, и требует получения новых вычислислительных устройств, отличающихся меньшими аппаратными затратами, упрощением блока управления, повышением скорости и надежности работы. [2]
Вычислители арифметических операций на нейронах представляют собой систему специализированных вычислительных блоков. В системе каждый блок имеет собственный процессор, оперативное запоминающее устройство для хранения данных, локальную коммутацию. Основным принципом оптимизации архитектур вычислительных систем
является распараллеливание и совмещение процессов разных типов. Одновременно увеличивается число решающих блоков.
В частности, возможно предложить вычислительную структуру деления чисел в прямых кодах на нейронных устройтва. Предлагаемый делитель позволит значительно снизить аппаратные средства, что ведет к упрощению комбинационной схемы, а также значительно упростит алгоритм работы устройства. В делитель на нейронах, содержащий блок регистра делителя, дополнительно вводятся: блок ввода данных, блок регистра делимого, блок суммы и формирования разрядов частного, блок анализапереполнения разрядной сетки, блок регистра остатка, блок регистра частного, блокуправления, причем первый управляющий выход блока управления соединен суправляющим входом блока ввода данных, информационный выход которого соединен синформационным входом блока управления, и с информационным входом блока регистра делителя, и с информационным входом блока регистра делимого, с первого по третий управляющие входы которого соединены соответственно со вторым по четвертый управляющими выходами блока управления, с пятого по седьмой управляющие выходы которого соединены соответственно с первым по третий управляющими входами блокарегистра делителя, информационный выход которого соединен с третьим информационным входом блока суммы и формирования разрядов частного, первый информационный вход которого соединен с информационным выходом блока регистраделимого, информационный выход блока регистра остатка соединен со вторым информационным входом блока суммы и формирования разрядов частного, информационный выход которого соединен с информационным входом блока регистраостатка, с первого по третий управляющие входы которого соединены соответственно с одиннадцатым по тринадцатый управляющими выходами блока управления, с восьмого подесятый управляющие выходы которого соединены соответственно со вторым по четвертый управляющими входами блока регистра частного, управляющий выход которого соединен с первым управляющим входом блока управления, четырнадцатый и пятнадцатый управляющие выходы
которого соединены соответственно со вторым и третьим управляющими входами блока анализа переполнения разрядной сетки, второй управляющий выход которого соединен со вторым управляющим входом блока управления, управляющий выход блока ввода данных соединен с первым управляющим входом блока регистра частного, пятый управляющий вход которого соединен с первым управляющим выходом блока анализа переполнения разрядной сетки, первый управляющий вход которого соединен с управляющим выходом блока суммы иформирования разрядов частного, третий и четвертый управляющие входы блокауправления «ПУСК» и «СБРОС» являются внешними входами устройства.
На рисунке 1 изображена структурная схема делителя на нейронах.
Рис. 1. Структурная схема делителя на нейронах [10].
Делитель на нейронах (рисунок 1) содержит: блок 1 ввода данных, блок 2 регистра делимого, блок 5 регистра делителя, блок 3 регистра остатка, блок 7 регистра частного, блок 4 суммыи формирования разрядов частного, блок 6 анализа переполнения разрядной сетки, блок 8управления, пороговые элементы, нейроны.Обозначения:
1. СПР - сигнал пуска работы
2. СЗДМ - сигнал разрешения записи делимого в регистр делимого
3. ОБ - сигнал обнуления регистра блока регистра делимого
4. СИН - сигнал синхронизации регистра блока регистра делимого
5. С3ДТ - сигнал разрешения записи делителя в регистры блока делителя
6. ОБН - обнуление регистра блока регистра делителя
7. СИНХ - сигнал синхронизации регистра блока регистра делителя
8. Р3РД - разрешение записи остатка в регистры блока регистра остатка
9. ОБЛ - обнуление регистра блока регистра остатка
10. СДВ - сигнал сдвига информации на один разряд влево регистра остатка блока
Помимо описанных выше, в структуре делителя используются: БВД - блок ввода данных служит для ввода операндов со своими знаками. БРДМ - блок регистра делимого служит для хранения введенного делимого. БРОСТ - блок регистра остатка служит для хранения и преобразования двоичного кода. БСФРЧ - блок суммы и формирования разряда частного служит для выполнения операций сложения или вычитания над делимым или остатком и делителем иформирования разрядов частного на основании результата этих операций. БРДТ - блок регистра делителя служит для хранения введенного делителя. БАПРС - блок анализа переполнения разрядной сетки служит для анализа разрядности. БРЧС - блок регистра частного служит для хранения полученного частного. БУ - блок управления служит для управления устройством. Операция деления в ЭВМ может выполняться по двум алгоритмам: без восстановления остатка и с восстановлением остатка. Деление в ЭВМ проще всего выполнять по алгоритму без восстановления остатка в прямом коде. Знак частного при делении в прямом коде определяется как сумма по модулю 2 знаковых цифр делимого и делителя и присваивается частному в конце операции деления. Частное определяется путем деления модулей исходных чисел. Чтобы определить следующую цифру частного, необходимо сдвинуть текущий остаток влево на один разряд, а затем алгебраически прибавить к нему модуль делителя, которому приписывается знак, противоположный
знаку текущего остатка. Знак полученного таким образом следующего остатка и определяет следующую цифру частного: если остаток положительный, то в частном записывается 1, если отрицательный - записывается 0. Операция сдвигов и алгебраических сложений повторяется до тех пор,пока в частном не получится требуемое количество цифр.
На рисунке 2 представлен алгоритм работы устройства.
Рис. 2. Алгоритм работы устройства
В блоке 4 алгоритма по командам БРДМ:=ОБ, БРДТ:=ОБН, БРОСТ:=ОБ и БРЧС:=УСТН производится обнуление всех элементов памяти блоков: делимого, делителя, остатка и частного. В блоке 5 алгоритма по командам БРДМ:=С3ДМ, БРДТ:=С3ДТ, БРОСТ:=Р3ДР и БРЧС:=3Ч осуществляется разрешение записи из блока управления на все элементы памяти блоков: делимого, делителя, остатка и частного. В блоке 6 алгоритма с помощью шифратора (клавиатуры) ШФ осуществляется загрузка вблоки регистров делимого и делителя чисел (делимого и делителя) со своими знаками. 3агруженные числа поступают на вход блока суммы и формирования разрядов частного покомандам БСФРЧ:=ДМ и БСФРЧ:=ДТ.
В блоке 7 алгоритма по команде БРЧС:=3РЧ производится запись в блок регистра частного знакового разряда частного. 3нак частного определяется в блоке ввода данных спомощью операции "сумма по модулю 2" над знаковыми разрядами делимого и делителя. Если знаковые разряды о
Для дальнейшего прочтения статьи необходимо приобрести полный текст. Статьи высылаются в формате PDF на указанную при оплате почту. Время доставки составляет менее 10 минут. Стоимость одной статьи — 150 рублей.